Поиск по всему репозиторию:
Сетевой прикладной процессор, реализованный на программируемой логической матрице
![Thumbnail](/bitstream/handle/data/12721/70-74.pdf.jpg?sequence=2&isAllowed=y)
Открыть/скачать файлы документа
Дата издания
2005Издательство
БрГТУУДК
621.3Библиографическое описание
Сетевой прикладной процессор, реализованный на программируемой логической матрице / И. М. Майкив [и др.] // Вестник Брестского государственного технического университета. Серия: Физика, математика, информатика. – 2005. – № 5. – С. 70–74.Аннотация
В статье рассматриваются проблемы разработки и реализации сетевых прикладных процессоров (СПП), совместимых со стандартом IEEE-1451, связанные с необходимостью поддержки широкого набора интерфейсов, используемых в промышленных сетях управления технологическими процессами. Различие требований к скорости передачи данных, формату кадра, способу модуляции сигнала, значительно усложняет конструкцию СПП. Предложено реализовать СПП как двухпроцессорную архитектуру, в которой обработку и передачу данных выполняют отдельные микроконтроллеры. Для поддержки набора распространенных скоростных интерфейсов и обеспечения из замены в соответствии с требованиями заказчика в режиме on-line, совместно с микроконтроллером передачи данных используется программируемая логическая матрица (ПЛМ), на которой реализуются часть скоростных узлов интерфейсного контроллера. Предложенный подход, предполагающий тесное взаимодействие между микроконтроллером и ПЛМ, позволил обеспечить поддержку широкого набора интерфейсов. При этом, как показали эксперименты, требования к объему ПЛМ, в 1,5-2 раза меньше, по сравнению с известными реализациями.
URI документа
https://rep.bstu.by/handle/data/12721Документ расположен в коллекции
- 2005 [21]
![Лицензия Creative Commons](https://i.creativecommons.org/l/by-nc/4.0/88x31.png)
Это произведение доступно по лицензии Creative Commons «Attribution-NonCommercial» («Атрибуция-Некоммерчески») 4.0 Всемирная.