Search

Show simple item record

dc.contributorБрестский государственный технический университетru_RU
dc.contributorBrest State Technical Universityru_RU
dc.contributor.authorДудкин, Александр Арсентьевич
dc.coverage.spatialБрестru_RU
dc.date.accessioned2020-09-08T12:39:10Z
dc.date.available2020-09-08T12:39:10Z
dc.date.issued2009
dc.identifier.citationДудкин, А. А. Методы и алгоритмы перепроектирования интегральных микросхем / А. А. Дудкин // Вестник Брестского государственного технического университета. Серия: Физика, математика, информатика. – 2009. – № 5. – С. 62–66 : ил. – Библиогр.: с. 65–66 (20 назв.).ru_RU
dc.identifier.urihttps://rep.bstu.by/handle/data/7268
dc.descriptionDOUDKIN А. А. Methods and algorithms for integrated circuits re-engineeringru_RU
dc.description.abstractСформулированы задачи перепроектирования интегральных схем на различных уровнях их описания: использование резервных ячеек; минимизация площади матричных схем путем свертки ПЛМ и построения композиций из ПЛМ меньших размеров; эквивалентные преобразования вентильных схем, включая их покрытие схемами из библиотек заданного технологического базиса. Предложены алгоритмы модификации СБИС путем декомпозиции функциональных описаний и изменения их топологических реализаций для минимизации логических схем по критериям потребляемой мощности, задержки и площади кристалла.ru_RU
dc.language.isoruru_RU
dc.publisherБрГТУru_RU
dc.relation.ispartofseriesФизика, математика, информатика;
dc.subjectинтегральные микросхемыru_RU
dc.subjectintegrated circuitsru_RU
dc.titleМетоды и алгоритмы перепроектирования интегральных микросхемru_RU
dc.typeСтатья (Article)ru_RU
dc.identifier.udc681.4ru_RU
dc.abstract.alternativeIntegrated circuits re-engineering tasks are formulated in the paper: use of reserved topological cells; minimization of matrix circuits based on PLA folding and decomposition; equal transformation of gate circuits, including their covering by basic circuits from given technological library. Some algorithms are proposed for VLSI circuits modification by means of functional and layout up-date for minimization of logic circuits under minimum criteria of dissipated power, delay and chip area.ru_RU


Files in this item

Thumbnail

This item appears in the following Collection(s)

Show simple item record