| dc.contributor | Брестский государственный технический университет | ru_RU |
| dc.contributor | Brest State Technical University | ru_RU |
| dc.contributor.author | Дудкин, Александр Арсентьевич | |
| dc.coverage.spatial | Брест | ru_RU |
| dc.date.accessioned | 2020-09-08T12:39:10Z | |
| dc.date.available | 2020-09-08T12:39:10Z | |
| dc.date.issued | 2009 | |
| dc.identifier.citation | Дудкин, А. А. Методы и алгоритмы перепроектирования интегральных микросхем / А. А. Дудкин // Вестник Брестского государственного технического университета. Серия: Физика, математика, информатика. – 2009. – № 5. – С. 62–66 : ил. – Библиогр.: с. 65–66 (20 назв.). | ru_RU |
| dc.identifier.uri | https://rep.bstu.by/handle/data/7268 | |
| dc.description | DOUDKIN А. А. Methods and algorithms for integrated circuits re-engineering | ru_RU |
| dc.description.abstract | Сформулированы задачи перепроектирования интегральных схем на различных уровнях их описания: использование резервных ячеек; минимизация площади матричных схем путем свертки ПЛМ и построения композиций из ПЛМ меньших размеров; эквивалентные преобразования вентильных схем, включая их покрытие схемами из библиотек заданного технологического базиса. Предложены алгоритмы модификации СБИС путем декомпозиции функциональных описаний и изменения их топологических реализаций для минимизации логических схем по критериям потребляемой мощности, задержки и площади кристалла. | ru_RU |
| dc.language.iso | ru | ru_RU |
| dc.publisher | БрГТУ | ru_RU |
| dc.relation.ispartofseries | Физика, математика, информатика; | |
| dc.subject | интегральные микросхемы | ru_RU |
| dc.subject | integrated circuits | ru_RU |
| dc.title | Методы и алгоритмы перепроектирования интегральных микросхем | ru_RU |
| dc.type | Статья (Article) | ru_RU |
| dc.identifier.udc | 681.4 | ru_RU |
| dc.abstract.alternative | Integrated circuits re-engineering tasks are formulated in the paper: use of reserved topological cells; minimization of matrix circuits based on PLA folding and decomposition; equal transformation of gate circuits, including their covering by basic circuits from given technological library. Some algorithms are proposed for VLSI circuits modification by means of functional and layout up-date for minimization of logic circuits under minimum criteria of dissipated power, delay and chip area. | ru_RU |
